【请教】verilog 延时问题-IC设计-电子技术学习网

【请教】verilog 延时问题

上篇: 谁能提供一下“自动增益控制”的介绍
下篇: 求助！！请帮忙分析一下这个电路中的芯片的型号及作用，谢谢！

问题: initial
forever #10 CLK=~CLK;

always@(CLK) begin
#18 clk1<=CLK;
clk2<=#18 CLK;
end

clk1 和 clk2得波形很不一样，这是为什么呢？
如果延时不超过半个周期的话，clk1和clk2的波形就是一致的。

谢谢大虾的帮助。
虽然延时在综合时会被忽略，但这个问题思考不出来，憋着难受。望各位能帮帮小弟。
回答1:语句内部延时和语句间延时#18 clk1 <=CLK;
这句的意思是先过18个延时单位后CLK赋值给clk1;

clk2<=#18 CLK;
这句话的意思是先得到CLK之后再经过18个单位的延时再赋值给clk2 ;
回答2:谢谢clk1: 一直是高电平 CLK初始电平是0
clk2：延迟18个单位后的CLK波形

还是没法解释clk1的变化

谢谢XiangLiwei
回答3:上升沿有效18个延时后不是高电平。
应该学学verilog 对应电路的基本知识。