• 全兼容Xilinx usb 下载电缆上市啦。
  • 请教有关GAL16bv8的问题
  • [转帖]关于protel,一个设计部门经理的忠告!!
  • 如何用verilog编写一个单稳延时器?
  • cpld的上电疑问〉。。
  • 对MAX3000系列OE和CLK的问题
  • 我编的这个延时器是否正确?各位高手有没有更好的方法?
  • lvds是否需要传输本地时钟?
  • EMP7032SLC44的全局时钟问题??急!!!!
  • verilog 语法问题请教!
  • 求教,如何能把VHDL源程序给转成单个元件?
  • 求教 protel99se中原理图零件库中两个元件的区别
  • 有没有将真值表变为简化的逻辑表达式的软件?
  • multisim2001中双极型晶体管模型参数的含义,大家来看看对不对!
  • 请问VHDL中使用移位操作的用法,谢谢!
  • SP3开发板原理图下载,PCIe 原理图下载
  • 初始EPM7128的几个全局输入脚
  • MAX7128 基本电路是不是只接4对电源?~
  • ACTEL的开发板只有原厂的吗?
  • 在一块电路板上 模拟地与数字地 怎么接
  • 有没有价格在10元以下低功耗的CPLD芯片?
  • 请问哪里有IES 5.X 或6.X下载?多谢了
  • 请教高手,如何在CPLD(MAX7000S)中实现有高阻输出状态的IO口?
  • 关于multisim的使用(求助)
  • 如何去除组合逻辑中的毛刺
  • DDS
  • vII的所有IO是不是可以配置为上拉或下拉
  • 用protel99SE打印各种元件位置图怎么设置呀
  • 新手提问,Xilinx Foundation 4.1 的使用问题
  • 一段很简单的verilog程序,但是却有问题?
  • 谁能帮助解释*.pof文件的属性中不支持JTAG接口?
  • 哪位大侠帮我看看这段verilog代码!
  • xilinx 各种开发板原理图下载以及培训课件下载
  • 这段VHDL程序错哪里了?
  • xilinx ise8.2破解 下载地址

  • 首页 1 [2] 下一页 末页